PCB 高速信号布线的 5 个关键原则

当信号速率进入 Gbps 级别，PCB 走线从”电气连接”变成”传输线”。每一寸走线都是阻抗、损耗、串扰的博弈。我们最近做一款 25G SerDes 板卡，工程样机用”连起来就行”的思路布线，结果眼图模板余量为负值——信号能 ping 通，但 BER（误码率）到 1E-6 就崩。复盘后发现，问题不在芯片，而在 Layout 对传输线物理的忽视。高速设计没有银弹，但下面这 5 个原则，是我们交付 80+ 款高速板总结出来的硬约束。

数据来源：SIMDA 项目统计

一、阻抗连续比阻抗精确更重要

问题描述：工程师常纠结 50Ω 还是 90Ω 差分，但更大的杀手是阻抗不连续。常见的三种不连续：过孔残桩（via stub）、参考层切换（reference layer change）、连接器过渡区。25G 信号在 0.25mm 长的过孔残桩上反射损耗可达 -8dB，眼图直接闭合。

根因分析：信号在传输线上以电磁波形式传播，遇到阻抗突变就会反射。过孔残桩相当于一个开路 stub，在特定频率谐振；参考层切换会切断回流路径，造成阻抗跳变。IPC-2141A 给出了阻抗计算公式，但实测偏差要靠 TDR（时域反射）测量。

设计参数：

• 单端阻抗：50Ω ±7%（按 IPC-2141A 计算线宽）
• 差分对阻抗：100Ω ±10%（USB3.0 / PCIe / SerDes 常用）
• 走线长度 > 信号上升沿长度（Tr）的 1/6 时必须控阻抗
• 过孔残桩长度 ≤ 10mil（0.25mm），否则用背钻（back-drill）
• 高速信号层必须有完整参考层，禁止跨分割电源平面走线
• 线宽按阻抗计算（典型：FR-4，dielectric 4.0，介质厚 0.1mm，线宽 0.18mm 对应 50Ω）

验证方法：Layout 完成后跑全路径阻抗仿真（HyperLynx / Ansys SIwave），输出 TDR 阻抗曲线，目标阻抗波动 ≤ ±10%。投板后用 TDR 实测抽检 ≥ 5 块。

二、差分对：等距优先于等长

问题描述：工程师习惯先绕等长再调等距，结果差分对耦合被破坏。某 PCIe Gen3 项目，差分对绕等长后耦合间距从 0.15mm 变到 0.3mm，差模转共模比（SCD21）从 -30dB 恶化到 -18dB，EMC 辐射超标 6dB。

根因分析：差分对的抗共模干扰能力依赖于两根线的紧耦合。间距变大，耦合变弱，对外界噪声更敏感，同时差模转共模的能量增加。等长是为了时序，但盲目绕等长（accordion、sawtooth）会牺牲耦合。

设计参数：

• 差分对耦合间距：0.15-0.20mm（线宽 0.12mm 时）
• 差分对长度失配 ≤ 5mil（0.127mm）@ 10Gbps；≤ 2mil @ 25Gbps
• 绕等长优先在接收端附近（≤ 5mm 范围内）做，且用对称绕线
• 差分对间距 vs 邻近差分对间距 ≥ 3× 线宽（3W 原则），减小远端串扰
• 差分对禁止换层；必须换层时两根线过孔间距 ≤ 0.5mm 并加地过孔护送

验证方法：提取差分对的 S 参数（SDD11、SDD21、SCD21），SDD21 ≥ -3dB @ Nyquist 频率，SCD21 ≤ -25dB。混合模式 S 参数用 4 端口 VNA 实测。

三、电源完整性是信号的根基

问题描述：某 DDR4 项目，信号 SI 都调好了，但电源轨纹波高达 80mVpp，导致内核逻辑误触发。去耦电容只放了 0.1μF 一种值，目标去耦频率（100MHz）的阻抗 0.8Ω，远高于目标阻抗 0.1Ω。

根因分析：高速信号的回流路径依赖完整的地平面和低阻抗的配电网络（PDN）。去耦电容的种类、容值、安装电感（ESL）决定目标频段的 PDN 阻抗。单一容值的电容在自谐振频率以上呈感性，失去去耦作用。IPC-2152 给出了载流能力曲线，PDN 设计要综合考虑电容的频域阻抗。

设计参数：

• 目标 PDN 阻抗 Ztarget = (Vcc × ripple%) / ΔI，例：1.2V ±3% / 5A → 7.2mΩ
• 去耦电容组合：10μF（钽）+ 1μF（陶瓷）+ 0.1μF（陶瓷）+ 0.01μF（陶瓷）
• 关键：去耦电容 ESL < 0.5nH，安装电感（loop inductance）< 0.5nH
• 电容布局：容值越小越靠近芯片电源 pin，0.01μF 距 pin ≤ 3mm
• 电源平面与地平面相邻层叠，介质厚 ≤ 0.1mm，提高平面电容
• 地过孔（shorting via）密度 ≥ 1 个 / 5mm²，缩短回流路径

验证方法：用 Ansys SIwave 做全板 PDN 仿真，输出 Z(f) 曲线，目标在 1kHz-1GHz 范围 Z ≤ Ztarget。实测用矢量网络分析仪（VNA）测电源轨自阻抗。

四、串扰隔离从布局开始

问题描述：某混合信号板，ADC 时钟线与 FPGA LVDS 信号平行走 30mm，邻距 0.2mm，结果时钟抖动 12ps，ADC SNR 下降 4dB。根因是 LVDS 信号对时钟的远端串扰（FEXT）。

根因分析：串扰本质是相邻走线间的互容（Cm）和互感（Lm）耦合。串扰量与耦合长度、间距、信号边沿速率强相关。3W 原则（间距 ≥ 3 倍线宽）可将串扰降到 -50dB 以下；布局阶段没预留隔离空间，Layout 阶段再调就来不及。

设计参数：

• 高速信号相邻间距 ≥ 3W（W = 线宽），关键信号 ≥ 5W
• 高速信号与模拟信号间距 ≥ 5W，中间夹地走线隔离
• 敏感信号（时钟、复位）远离开关电源、电感、晶振 ≥ 5mm
• 长耦合长度（> 信号上升沿长度）必须用 stripline 走内层
• 地过孔护送：高速差分对两侧每 1/10 波长打一个地过孔
• 串扰限值：近端串扰 NEXT ≤ -50dB，远端串扰 FEXT ≤ -40dB

验证方法：Layout 后跑串扰仿真（HyperLynx），输出 NEXT / FEXT vs 频率曲线。布线检查脚本（Allegro DFI）扫描所有平行段，对超长超近的平行段预警。

五、仿真是验证，不是设计

问题描述：最经典的反模式——先布线再仿真。Layout 完成后跑 SI 仿真，发现阻抗不连续、串扰超标，但 Layout 已经投板，改线成本巨大。仿真沦为”事后验尸”。

根因分析：仿真的真正价值在设计初期指导约束（line width、spacing、stackup、placement）。如果先布线再仿真，仿真只能告诉你”哪里错了”，却无法低成本修正。正确顺序是：先仿真建约束，再按约束布线，仿真最后只做最终确认。

设计参数：

• 层叠设计阶段仿真：每层阻抗、介质厚度、铜厚、参考层完整性
• Pre-layout 仿真：关键信号的拓扑、长度、端接电阻（如 DDR4 ODT 40Ω）
• 约束驱动布线（Constraint Manager）：线宽、间距、长度公差、差分对规则
• Post-layout 仿真：全路径 SI、串扰、PI 联合仿真
• 仿真模型：IBIS / IBIS-AMI 模型来自芯片厂商，频率覆盖到 Nyquist（如 25Gbps → 12.5GHz）

验证方法：仿真阶段输出眼图模板余量（≥ 20%）、抖动预算（RJ + DJ ≤ UI × 15%）、SSO 同步开关噪声。投板后用高速示波器实测眼图，与仿真相关性 R² ≥ 0.9。

结语

高速设计是系统工程，5 个原则互相耦合：阻抗连续依赖层叠设计，差分对耦合依赖间距规则，PI 依赖电容布局，串扰依赖隔离空间，仿真依赖前置约束。没有银弹，但按这 5 条硬约束走，能避开 80% 的常见坑。剩下 20%，靠经验和试产数据兜底。